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    具有開關的相變化記憶體(Phase Change Memory with Switch；簡稱PCMS)並不藉由將較低的分界電壓用於程式化操作之後的至少一預定期間時進行之讀取操作，而是將該較低的分界電壓用於程式化之後的驗證操作，而補償了閾值電壓漂移。
    公开号:TW201320076A
    申请号:TW101119112
    申请日:2012-05-29
    公开日:2013-05-16
    发明作者:Derchang Kau
    申请人:Intel Corp；
    IPC主号:G11C8-00
    专利说明:
    用於具開關的相變化記憶體之快速驗證
    本發明之標的係大致有關包括半導體記憶體裝置的電子產品之領域。更具體而言，本發明之標的係有關相變化記憶體裝置。
    用於電腦或其他電子裝置之記憶體包括被整合到大型積體電路或獨立積體電路之記憶單元區塊。有其中包括隨機存取記憶體(Random Access Memory；簡稱RAM)、唯讀記憶體(Read Only Memory；簡稱ROM)、動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)、靜態機存取記憶體(Static RAM；簡稱SRAM)、同步動態隨機存取記憶體(Synchronous Dynamic RAM；簡稱SDRAM)、快閃記憶體、及相變化記憶體之許多不同類型的記憶體。相變化記憶體裝置利用在結晶相及非晶相(amorphous phase)中有不同的電氣特性之材料。可將相變化記憶單元程式化，其方式為使該記憶單元中之材料處於一結晶相(crystalline phase)或一非晶相，而提供了不需要電力即可保持其內容之非揮發性記憶體。通常將電流產生的熱用來控制相變化材料之狀態，而將相變化記憶體程式化。
    可利用硫屬化物(chalcogenide)材料製造相變化記憶單元。硫屬化物材料包括週期表的VI A族之至少一元素。硫屬化物相變化材料若被加熱到高於其熔點的一溫度，且讓其迅速冷卻，則將保持在具有高電阻之一類似非晶玻璃(amorphous glass)狀態。硫屬化物相變化材料若被加熱到高於其玻璃轉移溫度(glass transition temperature)Tg但是低於該熔點的一溫度，則將轉變成具有低許多的電阻因而具有可開始電流流動的低許多之閾值電壓之一結晶相。硫屬化物材料的非晶相與結晶相間之此種材料特性差異可被用來製造相變化記憶體裝置。
    在下文的實施方式中，以舉例方式述及了許多特定細節，以便提供對相關揭示的徹底了解。然而，熟悉此項技術者應可了解：可在沒有這些細節的情形下實施本發明之揭示。在其他的情形中，係在不提供細節之情形下以較高階之方式說明習知的方法、程序、及組件，以避免非必要地模糊了本發明概念的觀點。許多描述性術語及詞語被用來說明申請專利範圍標的之各實施例。除非本說明書中提出了不同的定義，否則這些描述性術語及詞語被用來傳達熟悉此項技術者一般認同的意義。
    第1圖是根據具有開關的相變化記憶體的一快速驗證的一實施例之一程式化期間101、以及接續的一快速驗證102及兩個讀取操作104、105之一概念時序圖100。垂直軸示出增加的電壓，且水平軸示出時間的經過。不應將該圖之任何軸詮釋為是線性的、對數的、或與該垂直軸的較高位置代表較高的電壓且該水平軸的較右方位置代表較後的時間之外的任何尺度一致。雖然後文中之說明將參照具有開關的相變化記憶體裝置，但是在其他實施例中，亦可使用呈現閾值電壓漂移之其他類型的裝置。
    程式化期間101被用來將儲存元件程式化，且終止於時間t0，而且在呈現不同的電壓及/或電流特性之各實施例中，可根據該實施例而具有與程式化期間101所示的波形不同之電氣波形。將該儲存元件程式化時，可使該裝置之閾值電壓VTH_Set及VTH_Reset回到標稱值。下文中將說明程式化期間101的各種特性。在某些實施例中，程式化期間101可包括在t0之前的一冷卻時間，此時沒有任何電壓或電流被施加到該儲存元件。
    該儲存元件可能呈現被通稱為VTH的VTH_Set及VTH_Reset之偏離其標稱值之漂移。下文中將更詳細地說明VTH的漂移現象。由於VTH的漂移，所以可在不同的時間將不同的分界電壓(VDM)用來決定該儲存元件的狀態。對於將一玻璃相變化材料用於儲存元件及/或開關之大部分實施例而言，此種漂移可能使VTH由於玻璃鬆弛物體特性而隨著時間的經過而增加，但是其他材料可在不同的特性下漂移。
    快速驗證102可發生於時間t0之後，但在自t0之後經過了tverify時間之前，且在某些實施例中可在沒有任何外部介入之情形下自一處理器或其他電路啟動快速驗證102，但是其他實施例可能涉及用來啟動驗證操作的各種其他電路、軟體、或其他方式或設備。視所使用的材料、該裝置的幾何形狀、及其他因素而定，不同的實施例中之tverify的值可能有很大的不同。在許多實施例中，tverify的值可小於大約1微秒(μs)。在某些實施例中，tverify的值可以是大約100奈秒(ns)或甚至更小，例如，通常大約為10-50奈秒，或在某些實施例中甚至小於10奈秒。快速驗證102在自時間t0至tverify的時間期間中，可將等於Vverify 112的一分界電壓VDM施加到該儲存元件，其中該分界電壓VDM係介於該儲存元件在設定狀態下之閾值電壓VTH_Set與重設狀態下之閾值電壓VTH_Reset之間。藉由將VDM施加到該儲存元件，該儲存元件可在一狀態中傳導比在另一狀態中更大的電流，因而可驗證該儲存元件的狀態是否已在程式化期間101中被正確地程式化。在某些實施例中，如果快速驗證102顯示並未在程式化期間101中正確地將該儲存元件程式化，則可重新程式化且重新驗證該儲存元件，因而藉由產生一新的t0，而產生該圖100的各接續時間之一新的開始時點。
    存取該儲存元件的主要使用時間可開始於tinit且終止於tfin。視實施例而定，tinit及tfin的時間值可以有很大的不同。在許多實施例中，tfin可以是至少一年，但是某些實施例可使用長於或短於一年的tfin。在許多實施例中，tinit可以是至少1微秒(μs)。在某些實施例中，tinit可以是介於1毫秒與10毫秒之間，諸如在至少一實施例中之大約3毫秒。
    可選擇在該主要使用時間有效之等於Vread 114之一分界電壓VDM，因而可藉由將Vread 114施加到該儲存元件，而處理在tinit與tfin之間發生之諸如讀取操作104及讀取操作105等的任何讀取要求，且偵測流經該儲存元件的電流，以便決定該儲存元件的狀態。在某些實施例中，裝置的可用壽命可被限制於tfin，這是因為高於該裝置的操作電壓之一電壓可能涉及讀取或程式化自其上次被程式化之後超過tfin而容許老化的一儲存元件。在其他實施例中，可採用其他的方法或機制，以便保證任何儲存元件在未被程式化之情形下不容許老化至tfin。此類方法或機制可包括用來執行(但是係在長許多的時間尺度下執行)類似於動態隨機存取記憶體(Dynamic Random Access Memory；簡稱DRAM)的更新電路的操作之更新電路或軟體程式。
    讀取操作104可發生於tinit與tfin之間的任何時間。於自tinit至tfin之時間期間中，讀取操作104、105可將等於Vread 114之一分界電壓VDM施加到該儲存元件，其中該分界電壓VDM係介於該儲存元件在設定狀態下之閾值電壓VTH_Set與重設狀態下之閾值電壓VTH_Reset之間。因為在tverify與tinit/tfin之間可能經過了一段時間，所以在tinit及tfin之VTH可能比在tverify之VTH高，因而Vread 114可以是比Vverify 112高的一電壓。如果該儲存元件處於一低電阻狀態，則施加Vread 114時可使VTH_Set回到一標稱值，但是如果Vread 114被施加到處於一高電阻狀態的一儲存元件，則沒有電流或很小的電流流經該儲存元件，因而可能無法使VTH_Reset回到一標稱值。
    在某些實施例中，如果在t0與tinit間之時間期間接收到一讀取要求，則讀取操作可被延遲到tinit之後，且Vread 114可被用來決定該儲存元件的狀態。在其他實施例中，可使用可介於Vverify 112與Vread 114之間的一不同之分界電壓處理在tverify與tinit間之時間期間接收的讀取要求。
    如果只有一單一的VDM被用於驗證及讀取操作，則在tinit之前可以不驗證一PCMS單元200，這是因為該PCMS單元被讀取到時間tfin之要求。該延遲可能顯著地影響到該PCMS記憶體裝置之性能。與將單一的VDM值用於驗證及讀取操作的記憶體裝置相比時，本發明所述之該快速驗證可顯著地增加PCMS記憶體裝置之性能。
    第2圖示出適用於快速驗證的各實施例的作為儲存元件之一具有開關的相變化記憶體(PCMS)單元200。在所示之實施例中，PCMS單元200被耦合到PCMS單元200的對向端之一行線210及一列線220，以便選擇性地能夠將資料寫到PCMS單元200，且/或自PCMS單元200讀取資料。行線210及/或列線220可被稱為位址線，其中特定對的線可被用來在程式化或讀取期間定址PCMS單元200。根據行線210及/或列線220是否被用於或如何被用於存取一特定的PCMS單元或多個不同的PCMS單元，行線210及/或列線220亦可被稱為位元線及/或字線。
    PCMS單元200可包含用來選擇性地隔離PCMS單元200而不傳導電流之一雙向閾值開關(Ovonic Threshold Switch；簡稱OTS)202、一中間電極204、用來維持代表被儲存的特定資料值的狀態之一相變化狀態材料206、以及一下電極208。視實施例而定，可以行線210與列線220間之一些連續層形成該等上述元件，或在其他的幾何關係下形成該等上述元件。我們應可了解：根據各實施例，PCMS單元200可以不包含所述之所有元件，且可包含各種額外的及/或替代的結構中之任何結構，只要該等結構個別地或結合地提供具有本發明述及的一或多個VTH漂移特性之PCMS單元200即可。
    相變化狀態材料206可以是具有諸如電阻、電容、或其他電氣特性等的電氣特性之一材料，且可利用諸如熱、光、電壓、或電流等的能量之施加，而改變該等電氣特性。可針對相變化狀態材料206而選擇具有很大不同的特性之多種相變化材料類型。相變化狀態材料206可包括化學計量(stoichiometric)或非化學計量化合物(non-stoichiometric compound)。相變化狀態材料206可包括共熔(eutectic)或包晶(peritectic)材料。相變化狀態材料206可包括單相或多相材料。可以各種元素摻雜相變化狀態材料206。在各實施例中，相變化狀態材料206可具有二元成分(binary composition)、三元成分(ternary composition)、或四元成分(quaternary composition)，或甚至由更多的元素構成。在另一實施例中，相變化狀態材料206可具有擬二元成分(pseudo-binary composition)。在某些實施例中，可以硫屬化物材料製造該等相變化記憶單元。
    相變化狀態材料206可在工作溫度範圍中局部地保持穩定在兩個相中之一相或該等兩個相之一組合，且在非晶相中呈現與結晶相中不同的電氣特性。在各實施例中，相變化狀態材料206可包含兩種特性：(a)其可在室溫下於諸如數年等之特別長的時間期間中局部地存在於非晶相而不會結晶；以及(b)如果溫度上升，則該非晶相可迅速地結晶。相變化狀態材料206之精確特性係取決於材料的類型、以及所使用的材料相，但是在某些實施例中，可使相變化狀態材料206處於一高電阻狀態或一低電阻狀態。可將該高電阻狀態稱為重設狀態，且可將該低電阻狀態稱為設定狀態，但是在某些實施例中，該術語可以是顛倒的。在某些實施例中，可使相變化狀態材料206處於一優勢非晶相，而產生該高電阻狀態；且可使相變化狀態材料206的至少一部分處於一結晶相，而產生該低電阻狀態。其他實施例可將該等相之各種組合用來產生不同的電阻範圍，而產生兩個以上的邏輯狀態。
    請注意，在某些實施例中，無法以純電阻將該等兩個狀態特徵化，但是可以閾值電壓在大量電流開始流動時的改變將該等兩個狀態特徵化。可將具有低閾值電壓之狀態稱為低電阻狀態，且將具有較高閾值電壓之狀態稱為高電阻狀態，而且即使任一狀態在超過閾值電壓時可能有低電阻也是如此稱呼。因而，在下文的說明中，視實施例而定，提到電阻的改變時，可能實際上意指閾值電壓的改變；且提到低或高電阻狀態時，可能實際上意指低或高閾值電壓。
    相變化狀態材料206之實例可包括硫屬化物材料或雙向材料。雙向材料可以是經歷電子或結構改變之材料，而且若該雙向材料被施加電壓、電流、光、或熱等，則表現如同半導體。雙向材料可被用於記憶體元件或電子開關。
    硫屬化物材料可以是包含週期表的VI A族的至少一元素之材料。週期表的VI A族包含諸如硫(S)、硒(Se)、及碲(Te)等的元素。相變化材料經常也包含週期表的其他族之元素，例如，III A族(鎵(Ga)及銦(In))、IV A族(矽(Si)、鍺(Ge)、及錫(Sn))、V A族(磷(P)、砷(As)、銻(Sb)、及鉍(Bi))、I B族(銀(Ag)及金(Au))、及/或V III B族(鈷(Co)及鈀(Pd))。相變化狀態材料206可以是碲-鍺-銻(TexGeySbz)材料或鍺銻碲(GeSbTe)合金類別的一硫屬化物元素組成物，但是各實施例不只限於這些成分。
    可將一電信號施加到相變化狀態材料206，以便改變至少某些相變化狀態材料206的介於結晶相與非晶相間之相，而將相變化狀態材料206程式化為至少兩個記憶體狀態中之一狀態。可將電壓施加到中間電極204及下電極208，因而在相變化狀態材料206兩端產生一電壓，而將相變化狀態材料206程式化以改變該材料的相。一電流可回應該被施加之電壓而流經相變化狀態材料206的一部分，且可導致對相變化狀態材料206之加熱，因而可改變至少某些相變化狀態材料206的相，且因而改變相變化狀態材料206的電阻。相變化狀態材料206亦可被稱為可程式電阻材料或簡稱為可程式材料。
    在一實施例中，可藉由將大約3伏特施加到電極204，且將大約0伏特施加到電極208，而將大約3伏特(3V)的一電位差施加到相變化狀態材料206的一部分。一電流可回應被施加的電壓而流經相變化狀態材料206，且可導致對相變化狀態材料206的加熱。該加熱及後續的冷卻可改變相變化狀態材料206的記憶體狀態或相。可藉由改變流經相變化狀態材料206的電流之大小及持續時間，而實現相變化狀態材料206的各種電阻值，以便儲存資訊。
    一般而言，相變化狀態材料206之結晶時間隨著升高的溫度而縮短。例如，如果一實施例中之非晶相變化狀態材料206被加熱到高達大約攝氏150度，則其將可在大約一分鐘內結晶。如果非晶相變化狀態材料206之該實施例被迅速加熱到高達大約攝氏200度，則其將可在大約一秒鐘內結晶。如果非晶相變化狀態材料206之該實施例被諸如以脈衝法極迅速地加熱到高達大約攝氏300度，則其將可在大約1微秒內或甚至更快速地結晶。對於相變化狀態材料206而言，結晶相在能量上是更優於(在自由能(free energy)上低於)非晶相。但是如果相變化狀態材料206的該實施例之結晶體積然後被加熱到高於相變化狀態材料206的熔化溫度，諸如被加熱到高於大約攝氏650度，且然後將其迅速地冷卻，則相變化狀態材料206可回復到非晶相。
    在一設定狀態中，相變化狀態材料206的一部分可處於一結晶或半結晶狀態，或者相變化狀態材料206的至少一小長絲可以是導電的。在一重設狀態中，相變化狀態材料206的至少一部分可處於一非晶或半非晶狀態。該非晶或半非晶狀態中之相變化狀態材料206的電阻可大於該結晶或半結晶狀態中之相變化狀態材料206的電阻。應可了解：重設及設定狀態與非晶及結晶狀態間之關聯性分別是一慣例，且可採用至少一相反的慣例。
    藉由檢查PCMS單元200之VTH，因而可間接地量測相變化狀態材料206之電阻，而讀取PCMS單元200中儲存之資訊。舉例而言，為了讀取PCMS單元200之狀態，可使用行線210及列線220將一分界電壓VDM提供給PCMS單元200，且可將因而流經PCMS單元200的電流與使用諸如一感測放大器(圖中未示出)之一閾值電流比較。如果VDM大於PCMS單元200之VTH，則大於該閾值電流的一顯著量之電流可流經PCMS單元200，而指示相變化狀態材料206係處於設定狀態。如果VDM小於PCMS單元200之VTH，則流經PCMS單元200之電流可遠小於該閾值電流，而指示相變化狀態材料206係處於重設狀態。在一替代實施例中，可利用一來源電阻施加VDM，且並不感測電流，而是可感測該相變化狀態材料兩端所產生的電壓。
    在相變化狀態材料206的程式化或讀取期間，可將OTS 202用來存取相變化狀態材料206。OTS 202可包含雙向材料，用以如同根據被施加到該雙向材料的電壓大小而關閉或開啟的一開關之方式操作。該關閉狀態可以是實質上不導電狀態，且該開啟狀態可以是實質上導電狀態。例如，OTS 202可具有一VTH，而且如果小於OTS 202的該VTH之一電壓被施加到OTS 202，則OTS 202保持在關閉狀態或一較高電阻狀態，因而只有小電流或沒有電流通過PCMS單元200。或者，如果大於OTS 202的該閾值電壓之一電壓被施加到OTS 202，則OTS 202可被開啟，且可在一較低電阻狀態下操作，因而有電流通過PCMS單元200。換言之，如果小於VTH之一電壓被施加到OTS 202，則OTS 202可處於一實質上不導電狀態，而且如果大於VTH之一電壓被施加到OTS 202，則OTS 202可處於一實質上導電狀態。OTS 202亦可被稱為存取裝置或隔離裝置。其他實施例可使用諸如傳統的二極體或場效電晶體(Field Effect Transistor；簡稱FET)等的其他裝置作為存取或隔離裝置。
    在某些實施例中，OTS 202可利用硫屬化物或雙向材料，且可被稱為雙向閾值開關，或被簡稱為雙向開關。OTS 202之切換材料可以是一種位於兩個電極之間且處於一實質上非晶狀態之材料，且可藉由施加預定的電流或電壓，而使該材料重複地且可逆地被切換於可大於大約10百萬歐姆(M Ω)的一較高電阻關閉狀態與可小於大約1000歐姆(Ω)的一較低電阻開啟狀態之間。在所示之該實施例中，OTS 202可以是一可具有類似於處於非晶狀態的相變化記憶體元件的電流-電壓(I-V)特性之兩端點裝置。然而，與相變化記憶體元件不同之處在於：OTS 202之該切換材料無法改變相。亦即，OTS 202之該切換材料可以不是一可程式材料，且因而OTS 202可以不是能夠儲存資訊之一記憶體裝置。例如，OTS 202之該切換材料可永久地保持在非晶狀態，且I-V特性可在整個使用壽命中保持相同。
    第3圖在圖形350中示出係為PCMS單元電壓的一函數之PCMS單元電流之一表示法，且在圖形360中示出PCMS單元200之閾值電壓分佈。更具體而言，圖形350包含在一範圍的電壓被施加到PCMS單元200之情形下之PCMS單元200在其相變化狀態材料206處於結晶/半結晶相或設定狀態時所載送的單元電流之一曲線356。圖形350也包含在一範圍的電壓被施加到PCMS單元200之情形下之PCMS單元200在其相變化狀態材料206處於非晶/半非晶相或重設狀態時所載送的單元電流之一曲線358。
    如圖形350所示，一設定閾值電壓VTH_Set 370對應於曲線356中之一反曲點，而處於設定狀態的PCMS單元200於該反曲點上開始呈現大於閾值電流ITH 352之單元電流在單元電壓稍微改變時有了極大改變。例如，在被施加到PCMS單元200的電壓小於VTH_Set 370之一低電壓或低電場模式中，PCMS單元200可處於關閉狀態或是有效地不導電，且呈現在某些實施例中可能大於大約10百萬歐姆(M Ω)的一較高電阻。在其他實施例中，處於該高電阻狀態的PCMS單元200之電阻可能遠小於10 M Ω，例如，大約為100千歐姆(k Ω)。只要能夠可靠地區別處於設定狀態及重設狀態的PCMS單元200的相對電阻值差異，則PCMS單元200的絕對電阻值是不重要的。在至少等於大約VTH_Set 370的一電壓被施加因而可將PCMS單元200切換到一導電的較低電阻開啟狀態之前，PCMS單元200可實質上保持在不導電狀態。如果大於大約VTH_Set 370的一電壓被施加到PCMS單元200，則可如曲線356之高導電區353所示，PCMS單元200所載送的電流在被施加的電壓稍微改變時有很大的改變。
    同樣地，一重設閾值電壓VTH_Reset 380對應於曲線358中之一反曲點，而處於重設狀態的PCMS單元200於該反曲點上開始呈現大於ITH 352之單元電流在單元電壓稍微改變時有了極大改變。例如，如果至少大約VTH_Reset 380的一電壓被施加到PCMS單元200，則可如曲線358之高導電區353所示，PCMS單元200所載送的電流在被施加的電壓稍微改變時有很大的改變。在裝置被程式化之後的諸如100微微秒(ps)等的一極短時間期間時的VTH_Set 370及VTH_Reset 380之值可被稱為標稱VTH值。
    在一或多個實施例中，為了決定PCMS單元200的現行狀態而被施加到PCMS單元200之目標電壓(該目標電壓可介於VTH_Set 370與VTH_Reset 380之間)可被稱為分界電壓(VDM)。因為圖形356、358所示的PCMS單元200之非線性特性，所以若VDM將PCMS單元200保持在設定狀態，則該VDM之施加可導致極大的電流。當利用一電阻將VDM施加到PCMS單元200時，可在PCMS單元200上產生可取決於PCMS單元200的現行狀態之一電壓波形。該電阻可以是與VDM的來源串聯之一獨立元件，或者該電阻可以是被用來將VDM的來源連接到PCMS單元200之驅動器或開關中固有的。因嘗試將VDM施加到處於設定狀態中之PCMS單元200而產生的該電壓波形可能不會抵達VDM，而雖然其可能不會超過VDM，但是可能在一短時間期間中上升到閾值電壓VTH_Set 370，然後下降回到一導通電壓351，該導通電壓351可在僅稍微改變時，即如曲線356的高導電區353所示而導致電流的很大改變。因嘗試將VDM施加到處於重設狀態中之PCMS單元200而產生的該電壓波形可上升到VDM，且保持在接近該電壓。PCMS單元200處於設定狀態或重設狀態時的電壓波形之長度係取決於該實施例中使用的技術之細節，但是可長到足以能夠決定PCMS單元200之狀態。
    圖形360示出多個PCMS單元的閾值電壓分佈之一概念表示法。更具體而言，圖形360示出多個PCMS單元的各別的設定閾值電壓及重設閾值電壓沿著單元電壓範圍而分佈之方式，其中可將垂直軸視為在一特定狀態下呈現VTH於特定電壓位準的PCMS單元之百分率。該分佈可代表單一積體電路晶粒上的或分佈在複數個積體電路晶粒上的大量之PCMS單元，且亦可代表可影響到VTM的各種工作電壓、工作溫度、製程變異、或其他參數之變化。在一製造環境中，可測試該等積體電路晶粒、或用來代表較大組的積體電路晶粒之一晶粒樣本，以便保證該晶粒或該組晶粒之VTH係或在該等目標分佈所代表的設計參數之內。
    圖形360之一第一分佈DSet 372代表在相變化狀態材料處於設定狀態時的多個PCMS單元的一例示組之VTH。可以其中包括(但不限於)諸如(但不限於)分佈平均數、中位數、及標準差等的一或多個統計量的各種組合中之任何組合之一或多個參數將DSet 372特徵化。在至少一實施例中，VTH_Set 370可以是DSet 372之平均數。同樣地，圖形360之一第二分佈DReset 382代表在該等單元處於重設狀態時的多個PCMS單元的一例示組之VTH。也可以前文所述之一或多個參數將DReset 382特徵化，且在至少一實施例中，VTH_Reset 380可以是DReset 382之平均數。
    在舉例且非限制之方式下，DSet 372被示出其中心係在VTH_Set 370，且具有一離度374。一特定裝置的處於設定狀態之各單元之VTH可屬於VTH_Set 370±離度374之一範圍內。DReset 382被示出其中心係在VTH_Reset 380，且具有一離度384。一特定裝置的處於重設狀態之各單元之VTH可屬於VTH_Reset 380±離度384之一範圍內。我們應可了解：根據不同的實施例，沿著單元電壓範圍的DSet 372及DReset 382之位置及/或形狀可以是不同的。
    第4圖是示出VTH_Reset與PCMS單元200的時間之間的對數關係的一表示法之一圖形440。可繪出VTH_Set的一比較圖形，而且雖然絕對電壓位準將是較低的，但是該圖形的基本特性可以是類似的。由於PCMS系統的雙向材料或其他相變化狀態材料中結構鬆弛性，所以處於設定或重設狀態中之PCMS單元200的VTH可能隨著時間的經過而增加。此種增加在本發明中被稱為閾值電壓漂移。
    圖形440示出一PCMS單元200的VTH_Reset的一閾值電壓漂移△Vdrift 460之基於數個離散的資料點461-465之一概念表示法，其中可利用模擬、對單一PCMS單元200之量測、對單一積體電路晶粒中之多個PCMS單元之量測、或對多個積體電路晶粒中之多個PCMS單元之量測而決定該等資料點。△Vdrift 460示出使用對數時間尺度表示的一時域上之VTH_Reset範圍之改變。由於容許測試的時間量之限制，可被測試而累積該等離散資料點461-465的時域可能受到限制，但是由於相變化狀態材料206之物理特性，所以在許多實施例中，縱然在被用來取得該等離散的資料點461-465的時域之前及之後的時間中，△Vdrift 460的斜率可以是較為恆定的。
    在各實施例中，VTH的改變隨著時間對數的經過而呈現大致線性的變化。因此，可計算VTH的漂移率Rdrift而預測一PCMS單元200在其被程式化之後的一特定時間上的VTH值。在某些實施例中，可由對一PCMS裝置的性能之設計測試決定可以是△Vdrift 460的斜率之一VTH漂移之Rdrift。在舉例且非限制之方式下，可重複地(例如，在已於PCMS單元200中程式化了一特定狀態之後的一時間t1上，且再度於程式化之後的一時間t2上)評估一或多個PCMS單元之閾值電壓VTH。可諸如以下式計算該斜率Rdrift：Rdrift=[VTH(t2)-VTH(t1)]/[log(t2)-log(t1)]=[VTH(t2)-VTH(t1)]/[log(t2/t1)]
    在某些實施例中，視PCMS單元200之狀態而定，VTH_Set可在與VTH_Reset不同的漂移率下漂移，而提供了不同的Rdrift值，但是各實施例不限於這方面。應可了解：△Vdrift 460只是例示，且△Vdrift 460可各種各樣地呈現與各種時間值的對數成實質上線性關係的各種閾值電壓值改變中之任何改變。其他實施例可具有隨著時間的經過而漂移之諸如記憶單元之電阻等的不同的電氣特性。其他實施例可呈現不與時間的對數成線性關係之漂移特性。只要該漂移在至少直到tfin的時間中是單調的(monotonic)、可重複的、且為可預測的，則該漂移的確切特性可以是不重要的，且該材料可適用於各實施例。
    一旦決定了Rdrift之後，可將Rdrift用來預測一未來時點上的VTH。例如，如果△Vdrift 460顯示VTH_Reset在PCMS單元200被程式化為一重設狀態之後的1毫秒時通過了大約2.8伏特，且Rdrift在以秒計數的每十年的時間中有大約0.07伏特的一值，則可預測VTH_Reset的值在程式化之後的1秒鐘時可以是大約3.1伏特，且在程式化之後的一年時可以是大約3.6伏特：VTH_Reset @ 1年=3.1V+0.7V * log(3.15 x 107)=3.6V
    第5圖示出在數個離散時點上的PCMS單元閾值電壓分佈之一組圖形510、520、540、550。如前文中參照圖形360所述的，該等分佈可代表單一積體電路晶粒上的或分佈在複數個積體電路晶粒上的大量之PCMS單元，且亦可代表可影響到VTM的各種工作電壓、工作溫度、製程變異、或其他參數之變化。圖形510示出發生在t0之後的一極短時間期間的時間t+△(例如，時間t0之後的100微微秒)上之DSet(t0)512及DReset(t0)514。圖形520示出時間tverify上的DSet(tverify)522及DReset(tverify)524。圖形540示出時間tinit上的DSet(tinit)542及DReset(tinit)544。圖形550示出時間tfin上的DSet(tfin)552及DReset(tfin)554。該等不同的時點具有下列的相對關係：t0<tverity tinit<tfin
    檢視該等各個圖形時，可檢視VTH漂移的效應，其中DSet(t0)512發生在DSet(tverify)522之前，且DSet(tverify)522發生在DSet(tinit)542之前，其他依此類推。同樣地，DReset(t0)514發生在DReset(tverify)524之前，其他依此類推。為了決定可被用來作為Vverify 112之一VDM，可選擇介於DSet(tverify)522的最大值與DReset(t0)514的最小值間之一值，例如，選擇Vverify 112。可在DSet(tfin)552的最大值與DReset(tinit)544的最小值之間選擇可被用於Vread 114之一VDM。
    其中包括裝置的目標工作電壓、特定相變化狀態材料206的DSet(t0)512及DReset(t0)514、所需的tverify時間、以及VTH的漂移率之一些因素可被用來決定tfin及tinit。可計算tfin的一值，使DReset(tfin)554的最大值可以正好在該裝置的目標工作電壓之下，以便保證可在不超過該工作電壓之情形下將任何PCMS單元200程式化。如果一裝置具有用來提供高於該工作電壓的一電壓之一充電泵(charge pump)或其他機構，則可以有較長的tfin。一旦決定了tfin之後，可計算tinit的一值，使DReset(tinit)544的最小值不小於DSet(tfin)552的最大值且有一些餘裕，因而可選擇Vread 114的一有效值，使該有效值在介於tinit與tfin間之任何時點上將開啟處於設定狀態的任何單元，而且將不開啟處於重設狀態的任何單元。可根據一目標裝置性能而選擇tverify的一值，以便可在不取決於被選擇的tfin或tinit的值之情形下迅速地驗證程式化操作。
    其他實施例可先根據性能要求而選擇tinit的一值，然後選擇tfin為仍然具有小於DReset(tinit)544的最小值之DSet(tfin)552的最大值之可能達到的最長時間。某些實施例亦可包含Vread的額外餘裕，以便選擇容許Vread的輕微變化之tfin及tinit。
    第6圖是利用具有開關的相變化記憶體的快速驗證的一實施例之一運算或儲存系統600之一方塊圖，該運算或儲存系統600包含一處理器601，且係以一些控制/位址線603及一些資料線604將該處理器601耦合到一記憶體裝置610。在某些實施例中，資料及控制可利用相同的線。處理器601可以是外部微處理器、微控制器、或某些其他類型的外部控制電路。在某些實施例中，處理器601可被整合在與記憶體裝置610相同的封裝或相同的晶粒中。在某些實施例中，可將處理器601與控制電路611整合，而可將同一電路的某些部分用於兩種功能。處理器601可具有被用於程式儲存及中間資料之諸如隨機存取記憶體(RAM)及唯讀記憶體(ROM)等的外部記憶體，或者處理器601可具有內部RAM或ROM。在某些實施例中，該處理器可將記憶體裝置610用於程式或資料儲存。在處理器601上運行的程式可執行其中包括(但不限於)作業系統、檔案系統、損壞單元或區塊映射、用來保證不會有任何PCMS單元老化超過tfin之記憶體更新、將特定PCMS單元之讀取操作延遲到已經過tinit時間、以及錯誤管理之許多不同的功能。運算或儲存系統600之該方塊圖以便簡化，以便將重點放在有助於了解本發明的揭示之記憶體特徵。
    在某些實施例中，提供了一外部連接602。外部連接602被耦合到處理器601，且可讓處理器601與外部裝置通訊。在一儲存系統之情形中，外部連接602可被用來提供具有非揮發性儲存之一外部裝置。外部連接602可被用來使用一標準或專用通訊協定而連接到一電腦或諸如細胞式電話或數位相機等的其他智慧型裝置。該外部連接可相容的電腦通訊協定之例子包括(但不限於)下列協定的任何版本：通用序列匯流排(Universal Serial Bus；簡稱USB)、序列先進技術連接(Serial Advanced Technology Attachment；簡稱SATA)、小型電腦系統互連(Small Computer System Interconnect；簡稱SCSI)、光纖通道(Fibre Channel)、平行先進技術連接(Parallel Advanced Technology Attachment；簡稱PATA)、整合式磁碟電子設備(Integrated Drive Electronics；簡稱IDE)、乙太網路、IEEE-1394、安全數位記憶卡(Secure Digital Card；簡稱SD Card)介面、小型快閃記憶卡(Compact Flash)介面、條形記憶卡(Memory Stick)介面、周邊組件互連(Peripheral Component Interconnect；簡稱PCI)、或周邊組件高速互連(PCI Express)。
    記憶體裝置610可包含本發明所述的一具有開關的相變化記憶體(PCMS)單元陣列620。PCMS陣列620中之各別的PCMS單元200包含相變化狀態材料206的一部分，且可以可供選擇之方式包含諸如下電極208及中間電極204等的一加熱元件、及/或諸如一雙向閾值開關(OTS)裝置202等的一存取/隔離裝置。PCMS陣列620可被配置成一些區的字線列及位元線行，其中各別的列使用一列線220，且各別的行使用一行線210。
    控制電路611可接收且解碼位址信號及控制信號603，且控制電路611可使列解碼器624控制PCMS陣列620之列線，且使行解碼器625控制行線。I/O電路613可耦合到資料線604，而可自處理器601接收資料且將資料傳送到處理器601。感測電路626可被耦合到PCMS陣列620，且決定被選擇的PCMS單元之邏輯狀態。計時器614可量測時間期間，而可決定諸如tverify及tinit等的時間間隔，且將該等時間間隔傳送到記憶體裝置610內之各種其他電路。計時器614可在記憶體裝置610之內，在處理器601之內，或被實施為在記憶體裝置610或處理器601之外的一獨立功能。在某些實施例中，計時器614可使用自發或閘控時脈信號之一計數器。計時器614的其他實施例可將利用電阻或其他類比技術充電的一電容用來量測時間。計時器614的某些實施例可將在記憶體裝置610內的一控制器或一獨立微控制器中運行之韌體用來實施計時器614，且其他實施例可將在處理器601中運行之軟體用來實施計時器614。系統600可將前文所述之任何方法或機制、或其他方法或機制用來量測本發明所述之各種時間間隔。
    程式化電路615可產生適於改變PCMS單元200中之相變化狀態材料206的相之電信號，且可將這些電信號傳送到記憶體裝置610中之各種其他電路，以便以本發明所述之方式將一特定之PCMS單元或一組PCMS單元程式化。驗證電路617可以本發明所述之方式，藉由與記憶體裝置610的各種其他區塊之通訊，而在任何PCMS單元被程式化之後的一tverify時間間隔內，對該PCMS單元執行一驗證操作。讀取電路619可以本發明所述之方式，藉由與記憶體裝置610的各種其他區塊之通訊，而回應來自處理器601或其他裝置的一讀取要求，以執行一讀取操作。
    在設計該裝置時，可能尚未決定諸如tverify、tinit、tfin、Vverify、及Vread等的各種參數，且可在製造出積體電路晶粒之後，將該等各種參數輸入到記憶體裝置610或系統600中。在某些實施例中，可使用可程式熔絲(fuse)或連結將被識別的參數中之某些或所有參數程式化到記憶體裝置610之晶粒中。其他實施例可將諸如輸入接腳搭接、或軟體中之常數、或其他技術等的其他方法用來建立記憶體裝置610或系統600中之參數。
    記憶體裝置610之某些實施例可包含一追蹤表，用以追蹤在過去的某一段時間內(諸如在tinit時間內)已被程式化的一組PCMS單元。該追蹤表可被用來決定在接收到一讀取要求的時間上是否可讀取特定的PCMS單元。在某些實施例中，如果在過去的tinit時間期間內已經將PCMS單元程式化，則記憶體裝置610可先等候到tinit時間過去，然後才執行該讀取操作。在其他實施例中，如果一PCMS單元被包含在該追蹤表內，則該記憶體裝置可將一不同的VDM用來讀取該PCMS單元。可將追蹤表實施為內容可定址記憶體、或可儲存某一數目的PCMS單元位址以及與上次將該PCMS單元程式化的時間有關的資訊之其他區塊。
    第6圖所示之該系統已被簡化，以便有助於對該記憶體的特徵之基本了解。其中包括使用單一處理器601控制複數個記憶體裝置610而提供較大的儲存空間之許多不同的實施例是可能的。在某些實施例中，可包含諸如用來驅動一監視器之一視訊圖形控制器以及用於以人為本的I/O之其他裝置等的額外的功能。此外，可以諸如軟體等的指令程式將處理器601配置成實施用來控制其中包括PCMS陣列620的記憶體裝置610及其電路之本發明申請專利範圍述及之標的。在這些實施例中，可以被儲存了指令的製品之方式使該軟體在實體上被實施於本發明述及的裝置及/或系統之各種觀點中，該等指令被諸如處理器601等的一機器執行時，將執行本發明述及的用來快速驗證相變化記憶體陣列620的一方法之各種觀點，但是申請專利範圍的標的之範圍不限於這方面。
    第7A圖是對相變化記憶體的快速驗證的一實施例之一流程圖700。該方法開始於方塊701，此時可接收將諸如一"0"或"1"值等的一預期值寫到一PCMS單元之一要求。在方塊702中，可將該PCMS單元程式化到一預期狀態。在一或多個實施例中，該預期狀態是已被正確地程式化到被接收作為對該PCMS單元的寫入的一部分之該預期值的該PCMS單元之一狀態。在該PCMS單元被程式化之後且係在tverify時間間隔內的一時間上，於方塊703中可使用係為VDM的Vverify驗證該PCMS單元。在方塊704中，可檢查該驗證的結果，以便確認該PCMS單元是否處於該預期狀態。在某些實施例中，如果該驗證操作讀取的資料不匹配先前被程式化到該PCMS單元的資料，則可在方塊702中重新程式化且在方塊703中重新驗證該PCMS單元。如果該PCMS單元無法被正確地驗證，則其他實施例可以只須以旗標標示一錯誤，而讓其他的高階程序管理該錯誤。如果該驗證在方塊704中決定該PCMS單元已被正確地程式化，則該方法在方塊705中等候對該PCMS單元的次一讀取要求。如果接收到對該PCMS單元的一讀取要求，則在方塊706中評估自該PCMS單元被程式化之後經過的時間，以便確認自該PCMS單元被程式化之後是否已經過了至少tinit時間。如果該讀取要求的時間是在tinit之後，則在方塊707中使用係為VDM之Vread讀取該PCMS單元，且該方法再度在方塊705中等候對該PCMS單元的次一讀取要求。如果在方塊704中發現該讀取要求的時間是在tinit之前，則該方法可先在方塊708中等候到經過了至少tinit時間，然後在方塊707中使用係為VDM之Vread讀取該PCMS單元。該方法然後可在方塊705中等候另一讀取要求。
    第7B圖是適用於諸如參照流程圖700所述的方法等的快速驗證具有開關的相變化記憶體的各實施例之一驗證或讀取操作的一實施例之一流程圖730。參照流程圖730所述之該方法可被用來提供與流程圖700的方塊703及707中發生的操作有關之更多的細節。在方塊731中，要求以可被用於驗證或讀取操作之特定電壓位準讀取或驗證一PCMS單元。在方塊732中，將係為VDM之所指定的該特定電壓位準施加到該PCMS單元。視該PCMS單元之狀態而定，被施加之該VDM可開啟該PCMS單元，而使電流流經該PCMS單元，或者被施加之該VDM可關閉該PCMS單元，此時很小的電流或沒有電流流經該PCMS單元。在方塊733中，以一閾值電流ITH評估流經該PCMS單元之電流。如果流經該PCMS單元之電流大於ITH，則在方塊735中決定該PCMS單元被設定。如果流經該PCMS單元之電流小於ITH，則在方塊734中決定該PCMS單元被重設。
    我們應可了解：已參照一些例式性實施例而說明了申請專利範圍之標的，且申請專利範圍之標的不限於前文所述之特定細節。本說明書中對其他實施例之參照屬於本發明申請專利範圍之標的之範圍。
    任何時候提及裝置時，可包括組件、電路、模組、或任何此類機構，其中該裝置可實現在該裝置之前的修飾詞所指示之目的或描述。然而，該組件、電路、模組、或任何此類機構不必然是對該裝置的特定限制。
    在本說明書中提及"一實施例"、"一個實施例"、"某些實施例"、或"其他實施例"時，意指以與該實施例有關之方式述及的一特定特徵、結構、或特性被包含在申請專利範圍之標的的至少某些實施例，但是不必然被包含在所有實施例。以各種方式出現"一實施例"、"一個實施例"或"某些實施例"時，不必然都參照到相同的實施例。
    如果本說明書陳述一組件、特徵、結構、或特性"可"、"可能"、或"有可能"被包含，則該特定組件、特徵、結構、或特性不是必須被包含。如果本說明書或申請專利範圍提及"一"元件，則不意指只有一個該元件。如果本說明書或申請專利範圍提及"一額外的"元件，則不排除有一個以上的該額外的元件。在本說明書的用法中，術語"被耦合"包括直接及間接連接。此外，當第一及第二裝置被耦合時，包括主動元件的一些中間元件可位於該第一與第二裝置之間。
    熟悉此項技術者在得益於本發明揭示之後將可了解：可在本發明申請專利範圍的標的之範圍內作出前文的說明及圖式之許多其他變化。當然，申請專利範圍之標的不限於前文所述之細節，且顯然可在不脫離申請專利範圍的標的之範圍及/或意圖內，或不犧牲其重要優點之情形下，且前文所述之形式只是本發明的一實施例之情形下，且/或進一步不提供對本發明的實質上的改變之情形下，對本發明的組件之形式、結構、及/或配置作出各種改變。申請專利範圍之意圖係包含且/或包括此類改變。
    101‧‧‧程式化期間
    102‧‧‧快速驗證
    104,105‧‧‧讀取操作
    200‧‧‧具有開關的相變化記憶體單元
    210‧‧‧行線
    220‧‧‧列線
    202‧‧‧雙向閾值開關
    204‧‧‧中間電極
    206‧‧‧相變化狀態材料
    208‧‧‧下電極
    370‧‧‧設定閾值電壓
    352‧‧‧閾值電流
    353‧‧‧高導電區
    380‧‧‧重設閾值電壓
    351‧‧‧導通電壓
    372‧‧‧第一分佈
    382‧‧‧第二分佈
    374,384‧‧‧離度
    460‧‧‧閾值電壓漂移
    461-465‧‧‧資料點
    600‧‧‧運算系統
    601‧‧‧處理器
    603‧‧‧控制/位址線
    604‧‧‧資料線
    610‧‧‧記憶體裝置
    611‧‧‧控制電路
    602‧‧‧外部連接
    620‧‧‧具有開關的相變化記憶體單元陣列
    624‧‧‧列解碼器
    625‧‧‧行解碼器
    613‧‧‧輸入/輸出電路
    626‧‧‧感測電路
    614‧‧‧計時器
    615‧‧‧程式化電路
    617‧‧‧驗證電路
    619‧‧‧讀取電路
    被包含在本說明書且構成本說明書的一部分之附圖例示了申請專利範圍之標的的各實施例。該等圖式連同一般性說明被用來解說申請專利範圍之標的之原理。然而，該等圖式及一般性說明不應被理解為將申請專利範圍之標的限制在所述之特定實施例，而是被用於對申請專利範圍之標的之解說及了解。若參閱下文中之詳細說明並配合各附圖，將可了解該標的，在該等附圖中：第1圖是根據一實施例的一程式化期間以及接續的一快速驗證及兩個讀取操作之一時序圖；第2圖是示出適用於快速驗證的各實施例之一具有開關的相變化記憶體(PCMS)單元；第3圖是作為PCMS單元電壓的一函數之PCMS單元電流之一表示法以及一PCMS單元的閾值電壓分佈之一對圖形；第4圖是示出閾值電壓與一PCMS單元的時間之間的對數關係的一表示法之一圖形；第5圖示出在數個離散時點上的PCMS單元閾值電壓分佈之一組圖形；第6圖是利用相變化記憶體的快速驗證的一實施例之一系統之一方塊圖；第7A圖是對相變化記憶體的快速驗證的一實施例之一流程圖；以及第7B圖是描述用於PCMS記憶體的快速驗證的各實施例之一驗證或讀取操作的一實施例之一流程圖。
    权利要求:
    Claims (20)
    [1] 一種方法，包含：在將至少一儲存元件程式化到一預期狀態之後的一驗證時間間隔內，藉由將不超過一第一分界電壓之一第一電壓波形施加到該至少一儲存元件，而驗證該至少一儲存元件之狀態係處於該預期狀態；以及在將該該至少一儲存元件程式化後的一預定時間間隔之後，藉由將不超過一第二分界電壓之一第二電壓波形施加到該至少一儲存元件，而讀取該至少一儲存元件之狀態，其中該第二分界電壓高於該第一分界電壓，且該預定時間間隔之長度至少長達該驗證時間間隔之長度；其中該至少一儲存元件具有隨著時間的經過而改變之一電氣特性。
    [2] 如申請專利範圍第1項之方法，其中該至少一儲存元件是一具有開關的相變化記憶體(PCMS)儲存元件，該PCMS儲存元件具有隨著時間的經過而改變之該電氣特性之一閾值電壓；以及其中藉由將該PCMS儲存元件程式化，而使該閾值電壓自一漂移的閾值電壓回復到一標稱閾值電壓，其中由於該PCMS儲存元件的閾值電壓隨著時間的經過而漂移，因而使該漂移的閾值電壓高於該標稱閾值電壓。
    [3] 如申請專利範圍第1項之方法，其中該驗證時間間隔不大於大約1微秒(μs)。
    [4] 如申請專利範圍第1項之方法，其中該驗證時間間隔不大於大約100奈秒(ns)，且該預定時間間隔係介於大約1毫秒(ms)與大約10 ms之間。
    [5] 如申請專利範圍第1項之方法，進一步包含：如果在將該至少一儲存元件程式化之後的該預定時間間隔期間接收到一讀取要求，則先等候到已經過該預定時間間隔，然後藉由將該第二電壓波形施加到該至少一儲存元件，而讀取該至少一儲存元件之狀態。
    [6] 如申請專利範圍第1項之方法，進一步包含：如果該至少一儲存元件之該狀態並未被驗證為該預期狀態，則將該至少一儲存元件重新程式化為該預期狀態；以及在重新程式化該至少一儲存元件之後的該驗證時間間隔內，藉由將不超過該第一分界電壓之該第一電壓波形施加到該至少一儲存元件，而重新驗證該至少一儲存元件之狀態係處於該預期狀態。
    [7] 一種裝置，包含：一陣列的儲存元件，其中至少一儲存元件被包含在該陣列的儲存元件中；驗證電路，用以在將至少一儲存元件程式化之後的一驗證時間間隔內，藉由將不超過一第一分界電壓之一第一電壓波形施加到該至少一儲存元件，而驗證該至少一儲存元件是否已被正確地程式化；讀取電路，用以回應一讀取要求，而藉由將不超過一第二分界電壓之一第二電壓波形施加到該至少一儲存元件，而讀取該至少一儲存元件，其中該第二分界電壓高於該第一分界電壓；其中該至少一儲存元件具有隨著時間的經過而改變之一電氣特性。
    [8] 如申請專利範圍第7項之裝置，其中該至少一儲存元件包含硫屬化物材料。
    [9] 如申請專利範圍第7項之裝置，其中該至少一儲存元件是一具有開關的相變化記憶體(PCMS)儲存元件，該PCMS儲存元件具有隨著時間的經過而改變之該電氣特性之一閾值電壓；以及其中藉由將該PCMS儲存元件程式化，而使該閾值電壓自一漂移的閾值電壓回復到一標稱閾值電壓，其中由於該PCMS儲存元件的閾值電壓隨著時間的經過而漂移，因而使該漂移的閾值電壓高於該標稱閾值電壓。
    [10] 如申請專利範圍第7項之裝置，其中該驗證時間間隔不大於大約1微秒(μs)。
    [11] 如申請專利範圍第7項之裝置，進一步包含：一計時器，用以量測在將該至少一儲存元件程式化之後的一預定時間間隔，其中該預定時間間隔之長度至少長達該驗證時間間隔之長度；其中如果在該預定時間間隔期間接收到一讀取要求，則該讀取電路先等候到已經過該預定時間間隔，然後才讀取該至少一儲存元件之狀態。
    [12] 如申請專利範圍第11項之裝置，其中該驗證時間間隔不大於大約100奈秒(ns)，且該預定時間間隔係介於大約1毫秒(ms)與大約10 ms之間。
    [13] 如申請專利範圍第11項之裝置，其中在晶圓製造之後於該裝置中建立該預定時間間隔。
    [14] 一種系統，包含：一處理器；以及被耦合到該處理器之記憶體電路；其中該處理器能夠自該記憶體電路讀取資料且將資料寫到該記憶體電路；以及其中該記憶體電路包含：至少一儲存元件；驗證電路，用以在將該至少一儲存元件程式化之後的一驗證時間間隔內，藉由將不超過一第一分界電壓之一第一電壓波形施加到該至少一儲存元件，而驗證該至少一儲存元件已被正確地程式化；讀取電路，用以回應來自該處理器之一讀取要求，而藉由將不超過一第二分界電壓之一第二電壓波形施加到該至少一儲存元件，而讀取該至少一儲存元件，其中該第二分界電壓高於該第一分界電壓；其中該至少一儲存元件具有隨著時間的經過而改變之一電氣特性。
    [15] 如申請專利範圍第14項之系統，其中該至少一儲存元件是一具有開關的相變化記憶體(PCMS)儲存元件，該PCMS儲存元件具有隨著時間的經過而改變之該電氣特性之一閾值電壓；以及其中藉由將該PCMS儲存元件程式化，而使該閾值電壓自一漂移的閾值電壓回復到一標稱閾值電壓，其中由於該PCMS儲存元件的閾值電壓隨著時間的經過而漂移，因而使該漂移的閾值電壓高於該標稱閾值電壓。
    [16] 如申請專利範圍第14項之系統，進一步包含：一計時器，用以量測在將該至少一儲存元件程式化之後的一預定時間間隔，其中該預定時間間隔之長度至少長達該驗證時間間隔之長度；其中如果在該預定時間間隔期間接收到該讀取要求，則該讀取電路先等候到已經過該預定時間間隔，然後才讀取該至少一儲存元件之狀態。
    [17] 如申請專利範圍第16項之系統，其中該驗證時間間隔不大於大約100奈秒(ns)，且該預定時間間隔係介於大約1毫秒(ms)與大約10 ms之間。
    [18] 如申請專利範圍第14項之系統，其中該至少一儲存元件包含硫屬化物材料。
    [19] 如申請專利範圍第14項之系統，其中該驗證時間間隔不大於大約1微秒(μs)。
    [20] 如申請專利範圍第14項之系統，其中在晶圓製造之後於該裝置中建立該預定時間間隔。
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